FESTO電磁閥JMFH-5-1/2-S 220V工作原理主CPU插件主要需要完成模擬量的采樣、計算，保護(hù)邏輯的判斷，開入的讀取、出口控制，各種記錄保存等功能。在滿足這些功能的前提條件是穩(wěn)定可靠的系統(tǒng)設(shè)計，為了應(yīng)對難以預(yù)測的各種突發(fā)狀況，系統(tǒng)要具有冗余性。

主處理器P2020的雙核并行處理可以滿足這些需求，CPU的兩個內(nèi)核獨立運(yùn)行，又相互監(jiān)視，起到雙重閉鎖的功能，保證系統(tǒng)的可靠性。

在功能劃分上，core0負(fù)責(zé)邏輯運(yùn)算與記錄保存，core1負(fù)責(zé)與外部通訊、傳輸數(shù)據(jù)與開關(guān)量接口工作，包括FPGA、千兆以太網(wǎng)、串行接口等。

P2020是一款高性能帶有雙精度浮點計算能力的處理器，特別適合保護(hù)邏輯計算；豐富的外設(shè)接口可以與多種設(shè)備高速連接，可以滿足大容量數(shù)據(jù)吞吐。

除了處理器自帶的cache和sram，板上還為CPU外擴(kuò)了1GB DDR2和128MB NORFLASH，這些大容量內(nèi)存保證了有足夠的數(shù)據(jù)空間和代碼空間提供給智能微網(wǎng)保護(hù)；另外還預(yù)留有NAND FLASH與SPI FLASH的擴(kuò)展位置，便于保存錄波數(shù)據(jù)與整定定值。

在本系統(tǒng)中P2020用到的高速接口有3路千兆以太網(wǎng)口和1路PCI-E接口，其中PCI-E接口用于與FPGA自帶的PCI-E接口相連，最高速度2.5Gb/s，可以滿足數(shù)字化站下的數(shù)據(jù)流量需求。

為了提高板間數(shù)據(jù)交換速率，同時兼顧適應(yīng)性和兼容性，使用到了MLVDS通訊技術(shù)。MLVDS總線是專門應(yīng)用于背板或多點電纜的LVDS技術(shù)的一個新系列，繼承了LVDS低壓差分的信號特性，通過更改輸出幅度和輸出數(shù)據(jù)的壓擺率，減小了電磁干擾帶來的問題。

2片MLVDS芯片多達(dá)16路通道，其中每一路MLVDS都可以達(dá)到125Mb/s，組成的數(shù)據(jù)總線最大支持2Gb/s的數(shù)據(jù)流量。每路通道都可以獨立控制收發(fā)方向，根據(jù)邏輯劃分可定義為控制總線、數(shù)據(jù)總線、校時總線等不同功能。

FPGA使用自身的時鐘驅(qū)動并提供給MLVDS芯片，在內(nèi)部將數(shù)據(jù)總線與異步FIFO相連接，數(shù)據(jù)寬度與傳輸速度都可以根據(jù)需求更改定義。